這種方法由于不需要單獨的時鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴格(即使要求嚴格也很容易實現，因為走線數量減少，而且信號都是點對點傳輸)。為了把時鐘信息嵌在數據流里，需要對數據進行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數據編碼以及對數據進行加擾等。

嵌入式時鐘結構的關鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個PLL電路實現，可以從數據中提取時鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環路濾波器(Filter)濾波后轉換成低頻的對VCO的控制電壓信號，通過不斷的比較和調整終實現本地VCO對輸入信號的時鐘鎖定。 數字信號的時鐘分配（Clock Distribution）;眼圖測試數字信號測試執行標準

對于并行總線來說，更致命的是這種總線上通常掛有多個設備，且讀寫共用，各種信號分叉造成的反射問題使得信號質量進一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術的發展和速度的提升，越來越多的數字接口開始采用串行總線。所謂串行總線，就是并行的數據在總線上不再是并行地傳輸，而是時分復用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數據寬度需要8根線，而如果把這8根線上的信號時分復用在一根線上就可 以減少需要的走線數量，同時也不需要再考慮8根線之間的等長關系。 自動化數字信號測試檢修數字總線采用的時鐘 分配方式大體上可以分為3類，即并行時鐘、嵌入式時鐘、前向時鐘，各有各的應用領域。

克勞德高速數字信號測試實驗室

  數字信號測試方法：

需要特別注意，當數字信號的電壓介于判決閾值的上限和下限之間時，其邏輯狀態是不 確定的狀態。所謂的“不確定”是指如果數字信號的電壓介于判決閾值的上限和下限之間， 接收端的判決電路有可能把這個狀態判決為邏輯0,也有可能判決為邏輯1。這種不確定是  我們不期望的，因此很多數字電路會盡量避免用這種不確定狀態進行信號傳輸，比如會用一  個同步時鐘只在信號電平穩定以后再進行采樣。

數字信號的建立/保持時間(Setup/HoldTime)

不論數字信號的上升沿是陡還是緩，在信號跳變時總會有一段過渡時間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態。更糟糕的是，通常的數字信號都不只一路，可能是多路信號一起傳輸來一些邏輯和功能狀態。這些多路信號之間由于電氣特性的不完全一致以及PCB走線路徑長短的不同，在到達其接收端時會存在不同的時延，時延的不同會進一步增加邏輯狀態的不確定性。

由于我們感興趣的邏輯狀態通常是信號電平穩定以后的狀態而不是跳變時所的狀態，所以現在大部分數字電路采用同步電路，即系統中有一個統一的工作時鐘對信號進行采樣。如圖1.5所示，雖然信號在跳變過程中可能會有不確定的邏輯狀態，但是若我們只在時鐘CLK的上升沿對信號進行判決采樣，則得到的就是穩定的邏輯狀態。 真實的數字信號頻譜；

對于一個理想的方波信號，其上升沿是無限陡的，從頻域上看 它是由無限多的奇數次諧波構成的，因此一個理想方波可以認為是無限多奇次正弦諧波 的疊加。

但是對于真實的數字信號來說，其上升沿不是無限陡的，因此其高次諧波的能量會受到 限制。比如圖1.3是用同一個時鐘芯片分別產生的50MHz和250MHz的時鐘信號的頻 譜，我們可以看到雖然兩種情況下輸出時鐘頻率不一樣，但是信號的主要頻譜能量都集中在 5GHz以內，并不見得250MHz時鐘的頻譜分布就一定比50MHz時鐘的大5倍。 數字設備是由很多電路組成來實現一定的功能，系統中的各個部分通過數字信號的傳輸來進行信息和數據的交互。河南機械數字信號測試

什么是模擬信號？數字信號？眼圖測試數字信號測試執行標準

由于真正的預加重電路在實現時需要有相應的放大電路來增加跳變比特的幅度，電路  比較復雜而且增加系統功耗，所以在實際應用時更多采用去加重的方式。去加重技術不是  增大跳變比特的幅度，而是減小非跳變比特的幅度，從而得到和預加重類似的信號波形。 圖 1.29是對一個10Gbps的信號進行-3.5dB的去加重后對頻譜的影響。可以看到，去加  重主要是通過壓縮信號的直流和低頻分量(長0 或者長 1  的比特流),從而改善其在傳輸過  程中可 能造成的對短0或者短1 比特的影響。眼圖測試數字信號測試執行標準

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